Voltage-Divider Biasing

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Pembahasan

2. Komponen

3. Rangkaian Simulasi

4. Vidio

5. Link Donwload

1. Pembahasan [kembali]

Voltage-Divider Biasing 

Voltage-Divider Bias seperti yang diterapkan pada transistor bipolar juga bisa diterapkan pada FET. Penerapan rangkaian pada kedua komponen tersebut tidak berbeda, namun analisis DC-nya berbeda sekali. Rangkaian penguat FET dengan bias pembagi tegangan tampak pada gambar 1

Gambar 1 Rangkaian penguat FET dengan Voltage-Divider Bias

Gambar 2 Rangkaian yang dirangkai ulang untuk analisis DC

Karena I_G = 0, maka rangkaian pembagi tegangan yang diwujudkan oleh R₁ dan R₂ tidak akan terbebani oleh FET. Dengan demikian tegangan pada G (gate) adalah sama dengan turun tegangan R₂, yaitu:

            Dengan menerapkan KVL pada loop searah jarum jam yang ditunjukkan pada gambar 2 diperoleh:

VG + VGS + VRS = 0
VG = VGS + ID.RS

            Substusikan V_RS = I_SR_S = I_D R_S, kita dapat:

            Harga V_GS disamping ditentukan oleh I_D dan R_S juga dipengaruhi oleh V_G yakni besaran yang terdiri atas R₁, R₂ dan V_DD. Pada bias tetap tegangan V_GS hanya ditentukan oleh I_D dan R_S.

Pada persamaan diatas terdapat dua besaran yang belum diketahui yaitu I_D dan V_GS. Oleh karena itu, perlu sebuah persamaan yang juga mengandung dua besaran yang belum diketahui tersebut, yakni persamaan Shockley:

Setelah disubstitusikan dengan persamaan 2 dan diolah sedemikian rupa, didapatkan rumus:

Persamaan 3 ini dapat diselesaikan dengan rumus ABC (istilah dalam matematis untuk menyelesaikan persamaaan kuadrat), yaitu:

Dengan menggunakan rumus ABC ini akan diperoleh dua buah harga V_GS, namun diantara dua tersebut hanya satu yang memenuhi syarat.

            Syarat V_GS adalah:

                        Harga V_GS harus bernilai antara 0 sampai V_P.

           

Disamping itu harga (b² – 4ac) dalam rumus ABC tersebut harus bernilai positif. Apabila bernilai negatif berarti tidak ada penyelesaian.

Setelah harga V_GS diperoleh maka dengan memasukkan V_GS ke persamaan 2 akan dapat ditentukan nilai arus I_D, yaitu:

Tegangan V_DS dapat diperoleh dengan menerapkan hukum Kirchoff pada ikal output, yaitu:

 

Dengan demikian dapat ditentukan titik kerja penguat FET, yaitu V_GSDQ, I_DQ dan V_DSQ. 

2. Komponen [kembali]

Beberapa komponen untuk membuat rangkaian Voltage Divider Biasing , yaitu :

       1. KAPASISTOR

        2.RESISTOR

         3.VDD

         4.GROUND

         5.OSILOSKOP

         6.FUNCTION GENERATOR

3. Rangkaian Simulasi [kembali]

1. Rangkaian Simulasi

 2. Tampilan Osciloscope

    

a)sinyal input

            

b)sinyal output

           

c)sinyal input dan output

4. Vidio [kembali]

5. Link Download [kembali]

File HTML       :    download disini
File vidio          :    download disini 
File Rangkaian :    download disini

File Datasheet Transistor : download disini